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设计分割

将当今复杂的ASIC或SOC映射到多个FPGA原型上是一项挑战,需要找到
1)满足目标原型硬件的限制,例如FPGA容量,时钟分配以及FPGA之间的有限电路板走线。


2)达到目标原型性能。该设计通过封装合成模块化导入,采用商用FPGA综合工具。分区步骤将设计分解为具有优化时序的多个FPGA,同时遵守平台约束。然后,电路板布线将FPGA间信号分配给走线,电缆,开关,从而修复FPGA引脚位置。封装的FPGA P&R生成编程比特流。 FPGA RTL可以作为另一个选项导出,以便通过FPGA综合进一步优化各个FPGA的时序。整个过程可以是完全自动的,也可以在设计的一部分上手动完成,原因包括预期未来的设计变更,目标系统界面或首选分组,然后进行自动化以完成映射。